module CB16CE_HXILINX_top_level(CEO, Q, TC, C, CE, CLR);
   
   parameter TERMINAL_COUNT = 16'b1111_1111_1111_1111;
   
   output             CEO;
   output [15:0]      Q;
   output             TC;

   input          C;   
   input          CE;   
   input          CLR;   
   
   reg    [15:0]      Q;
   
   always @(posedge C or posedge CLR)
     begin
   if (CLR)
     Q <= 16'b0000_0000_0000_0000;
   else if (CE)
     Q <= Q + 1;
     end
   
   assign CEO = TC & CE;
   assign TC = CLR ? 1'b0 : (Q == TERMINAL_COUNT);
   
endmodule

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;
library UNISIM;
use UNISIM.Vcomponents.ALL;

entity FTCE_MXILINX_top_level is
   generic( INIT : bit :=  '0');
   port ( C   : in    std_logic;
          CE  : in    std_logic;
          CLR : in    std_logic;
          T   : in    std_logic;
          Q   : out   std_logic);
end FTCE_MXILINX_top_level;

architecture BEHAVIORAL of FTCE_MXILINX_top_level is
   attribute BOX_TYPE       : string ;
   signal TQ      : std_logic;
   signal Q_DUMMY : std_logic;
   component XOR2
      port ( I0 : in    std_logic;
             I1 : in    std_logic;
             O  : out   std_logic);
   end component;
   attribute BOX_TYPE of XOR2 : component is "BLACK_BOX";
   
   component FDCE
      generic( INIT : bit :=  '0');
      port ( C   : in    std_logic;
             CE  : in    std_logic;
             CLR : in    std_logic;
             D   : in    std_logic;
             Q   : out   std_logic);
   end component;
   attribute BOX_TYPE of FDCE : component is "BLACK_BOX";
   
begin
   Q <= Q_DUMMY;
   I_36_32 : XOR2
      port map (I0=>T,
                I1=>Q_DUMMY,
                O=>TQ);
   
   I_36_35 : FDCE
   generic map( INIT => INIT)
      port map (C=>C,
                CE=>CE,
                CLR=>CLR,
                D=>TQ,
                Q=>Q_DUMMY);
   
end BEHAVIORAL;

module warning_example(Clk_In,Clk_Out);

input Clk_In;
output reg Clk_Out = 0;

reg [28:0] counter = 0;

always @(posedge Clk_In) begin
    counter <= counter + 1'b1;
    if(counter == (100_000_000 - 1)) begin
        counter <= 0;
        Clk_Out <= ~ Clk_Out;
    end
end

endmodule