TITLE    simple NAND gate
PATTERN
REVISION 1.0
AUTHOR   Matthias Reichl
COMPANY  HiassofT
DATE     2010/10/21

CHIP  ramdisk  PALCE16V8

;---------------------------------- PIN Declarations ---------------

PIN 1   I1      COMBINATORIAL   ; INPUT
PIN 2   I2      COMBINATORIAL   ; INPUT
PIN 3   I3      COMBINATORIAL   ; INPUT
PIN 4   I4      COMBINATORIAL   ; INPUT
PIN 5   I5      COMBINATORIAL   ; INPUT
PIN 6   I6      COMBINATORIAL   ; INPUT
PIN 7   I7      COMBINATORIAL   ; INPUT
PIN 8   I8      COMBINATORIAL   ; INPUT
PIN 9   I9      COMBINATORIAL   ; INPUT
;PIN 10 GND
PIN 11  I10     COMBINATORIAL   ; INPUT
PIN 12  /OUT    COMBINATORIAL   ; OUTPUT
PIN 13  I11     COMBINATORIAL   ; INPUT
PIN 14  I12     COMBINATORIAL   ; INPUT
PIN 15  I13     COMBINATORIAL   ; INPUT
PIN 16  I14     COMBINATORIAL   ; INPUT
PIN 17  I15     COMBINATORIAL   ; INPUT
PIN 18  I16     COMBINATORIAL   ; INPUT
;PIN 19 unused
;PIN 20 VCC

;----------------------------------- Boolean Equation Segment ------
EQUATIONS

OUT = I1 * I2 * I3 * I4 * /I5 * /I6 * /I7 * /I8 * I9 * I10 * I11 * /I12 * I13 */I14 * I15 * I16

;----------------------------------- Simulation Segment ------------
SIMULATION

; JED2EQN -- JEDEC file to Boolean Equations disassembler (Version V063)
; Copyright (c) National Semiconductor Corporation 1990-1993
; Disassembled from nand.jed. Date: 10-21-110
;$GALMODE MEDIUM

chip nand GAL16V8

i1=1 i2=2 i3=3 i4=4 i5=5 i6=6 i7=7 i8=8 i9=9 GND=10 /i11=11 o12=12
f13=13 f14=14 f15=15 f16=16 f17=17 f18=18 o19=19 VCC=20

@ues 0000000000000000
@ptd unused

equations

o19 = gnd
o19.oe = gnd
f18 = gnd
f18.oe = gnd
f17 = gnd
f17.oe = gnd
f16 = gnd
f16.oe = gnd
f15 = gnd
f15.oe = gnd
f14 = gnd
f14.oe = gnd
f13 = gnd
f13.oe = gnd
/o12 = i2 * i1 * i3 * f18 * i4 * f17 * /i5 * /f16 * /i6 * f15 * /i7 * /f14
      * /i8 * f13 * i9 * /i11
o12.oe = vcc

NOR =  !(I1 # I2 # I3 . . . # I13);

Where ! equals NOT  and # is logical OR.

 Input  | Output  |    Input  | Output   
 A   B  |  NOR    |   !A  !B  |  AND
-------------------------------------
 0   0  |   1     |    1   1  |   1
 0   1  |   0     |    1   0  |   0
 1   0  |   0     |    0   1  |   0
 1   1  |   0     |    0   0  |   0

NOR = !I1 & !I2 & !I3 . . . & !I13;

Where & equals logical AND.

/*
* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *
*                                                                             *
*                   SIMPLE RAM, ROM & I/O DECODING PLD SOURCE                 *
*                                                                             *
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* * * * * * * * * *
* VERSION HISTORY *
* * * * * * * * * *

Ver  Rev Date    Revision
-------------------------------------------------------------------------------
 01  2010/10/15  Original version.
-------------------------------------------------------------------------------


MEMORY MAP -- works with W65C02S or W65C816S:

    -----------------------------
    $000000 - $00CFFF   RAM (52K)
    $00D000 - $00DFFF   I/O (4k):

        $00D000    I/O device A
        $00D100    I/O device B
        $00D200    I/O device C
        $00D300    I/O device D

    $00E000 - $00FFFF   ROM (8K)
    -----------------------------


REQUIRED INPUTS:

    Sig   Meaning
    ----------------------------------------
    PHI2  MPU Phase 2 clock
    RWB   MPU read/write data
    VDA   '816 only, pull up to Vcc for 'C02
    VPA   '816 only, pull down for 'C02
    A8    MPU address bus
    A9    MPU address bus
    A12   MPU address bus
    A13   MPU address bus
    A14   MPU address bus
    A15   MPU address bus
    ----------------------------------------


GENERATED OUTPUTS (active low):

    Sig   Meaning
    ------------------
    EPCE  ROM enable
    SRCE  RAM enable
    RD    read data
    WD    write data
    IOA   I/O device A
    IOB   I/O device B
    IOC   I/O device C
    IOD   I/O device D
    ------------------
*/


/*
* * * * * * * * *
* START OF CODE *
* * * * * * * * *
*/

Name      POC V2.0 Memory Decoder;
PartNo    B010150001;
Date      2010/10/15;
Revision  01;
Designer  BigDumbDinosaur;
Company   BCS Technology Limited;
Assembly  POC V2.0;
Location  Ux;
Device    g22v10;


/*
* * * * * * * * * * * *
* INPUT  DECLARATIONS *
* * * * * * * * * * * *

           GAL22V10
          ---------
    PHI2 |1      24| Vcc
    RWB  |2      23|
    VDA  |3      22|
    VPA  |4      21|
    A15  |5      20|
    A14  |6      19|
    A13  |7      18|
    A12  |8      17|
    N/C  |9      16|
    A9   |10     15| N/C
    A8   |11     14| N/C
    Gnd  |12     13| N/C
          ---------

    Pins designated N/C should be grounded to avoid noise problems.
*/

pin 1  = PHI2;
pin 2  = RWB;
pin 3  = VDA;
pin 4  = VPA;
pin 5  = A15;
pin 6  = A14;
pin 7  = A13;
pin 8  = A12;
pin 10 = A9;
pin 11 = A8;

/*
* * * * * * * * * * * *
* OUTPUT DECLARATIONS *
* * * * * * * * * * * *

          ---------
         |1      24|
         |2      23| IOA
         |3      22| IOB
         |4      21| IOC
         |5      20| IOD
         |6      19| WD
         |7      18| RD
         |8      17| SRCE
     N/C |9      16| EPCE
         |10     15| N/C
         |11     14| N/C
         |12     13| N/C
          ---------

    All outputs are low true.  RD is the inversion of the MPU's RWB output & should
    be used to activate the "output enable" input on commonly used RAM, ROM & I/O
    devices.

    Pins designated N/C should be grounded to avoid noise problems.
*/

pin 16 = !EPCE;
pin 17 = !SRCE;
pin 18 = !RD;
pin 19 = !WD;
pin 20 = !IOD;
pin 21 = !IOC;
pin 22 = !IOB;
pin 23 = !IOA;


/*
* * * * * * * * * * * *
* INTERMEDIATE  TERMS *
* * * * * * * * * * * *
*/

cxxx  = A15 & A14;                         /* addr > $00BFFF */
ioblk = cxxx & (!A13 & A12);               /* I/O block address range */
eprom = cxxx & !ioblk;                     /* ROM address range */
vadr  = VDA & !VPA;                        /* valid address qualification */
iosel = ioblk & vadr;                      /* I/O select qualification */


/*
* * * * * * * * * * * * * *
* MEMORY  SELECTION LOGIC *
* * * * * * * * * * * * * *
*/

EPCE  = eprom & RWB;                       /* ROM select (read only) */
SRCE  = !ioblk & !eprom;                   /* RAM select */


/*
* * * * * * * * * * * * * * * *
* I/O DEVICE  SELECTION LOGIC *
* * * * * * * * * * * * * * * *
*/

IOA   = iosel & !A8 & !A9;                 /* I/O device A select */
IOB   = iosel & A8 & !A9;                  /* I/O device B select */
IOC   = iosel & !A8 & A9;                  /* I/O device C select */
IOD   = iosel & A8 & A9;                   /* I/O device D select */


/*
* * * * * * * * * * * * * * * * *
* READ/WRITE  SIGNAL GENERATION *
* * * * * * * * * * * * * * * * *
*/

RD    = RWB;                               /* read data */
WD    = !RWB & PHI2;                       /* write data, qualified by PHI2 clock */