--sCLK1 <= sClkTmp;
   sCLK1 <= sCLK0;

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;


entity TEST6502 is
   port(
      pCLK0: in std_logic;
      pCLK1: out std_logic;
      pClkSel: in std_logic_vector(1 downto 0);
      pRST: in std_logic;
      pRW: in std_logic;
      pOELO: out std_logic;
      pAddrBus: in std_logic_vector(15 downto 0);
      pDataBus: in std_logic_vector(7 downto 0);
      pBnkMux: out std_logic_vector(5 downto 0);
      
      pRoEn: out std_logic;
      pRaEn: out std_logic;
      pV0En: out std_logic;
      pV1En: out std_logic;
      pE0En: out std_logic;
      pE1En: out std_logic;
      pE2En: out std_logic;
      pE3En: out std_logic;
      pE4En: out std_logic;
      pE5En: out std_logic;
      pE6En: out std_logic;
      
      pHRa0En: out std_logic;
      pHRa1En: out std_logic;
      pHRa2En: out std_logic;
      pHRa3En: out std_logic;
      
      pLED0: out std_logic;
      pLED1: out std_logic;
      pLED2: out std_logic
      
   );
end TEST6502;
   
architecture rtl of TEST6502 is
   Signal sCLK0: std_logic;
   Signal sCLK1: std_logic;
   Signal sClkSel: std_logic_vector(1 downto 0);
   Signal sRST: std_logic;
   
   Signal sAddrHi: std_logic_vector(7 downto 0);
   Signal sAddrLo: std_logic_vector(7 downto 0);
   Signal sDataBus: std_logic_vector(7 downto 0);
   
   Signal sRaBnk: std_logic_vector(5 downto 0);
   signal sRaEnc: std_logic_vector(1 downto 0);
   Signal sRoBnk: std_logic_vector(5 downto 0);
   Signal sBnkMux: std_logic_vector(5 downto 0);
   
   Signal sZP: std_logic;
   Signal sIO: std_logic;
   Signal sRoEn: std_logic;
   Signal sHRa: std_logic;
   Signal sRaEn: std_logic;
   Signal sBnkSto: std_logic;
   
   Signal sHRa0En: std_logic;
   Signal sHRa1En: std_logic;
   Signal sHRa2En: std_logic;
   Signal sHRa3En: std_logic;
   
   Signal sV0En: std_logic;
   Signal sV1En: std_logic;
   Signal sE0En: std_logic;
   Signal sE1En: std_logic;
   Signal sE2En: std_logic;
   Signal sE3En: std_logic;
   Signal sE4En: std_logic;
   Signal sE5En: std_logic;
   Signal sE6En: std_logic;
      
   Signal sClkTmp: std_logic;
   Signal sClkDivisor: integer:=0;
   Signal sClkCnt: integer:=0;
   
begin
   sCLK0 <= pCLK0;
   pCLK1 <= sCLK1;
   sClkSel <= pClkSel;

   pOELO  <= not pRW;
   sRST <= pRST;
   sAddrHi <= pAddrBus(15 downto 8);
   sAddrLo <= pAddrBus(7 downto 0);
   sDataBus <= pDataBus;
   pBnkMux <= sBnkMux;
   pRoEn <= sRoEn;
   
   pLED0 <= not sRoEn;
   pLED1 <= not sV1En;
   pLED2 <= not sHRa0En;
   
   
   --sCLK1 <= sClkTmp;
   sCLK1 <= sCLK0;
   
   sClkDivisor <= 1 when sClkSel = "00" else
                  2 when sClkSel = "01" else
                  4 when sClkSel = "10" else
                  8;
   
   clockDivider: process(sRST,sCLK0,sClkDivisor)
   begin
      if sRST = '0' then
         sClkTmp <= '0';
         sClkCnt <= 0;
      elsif rising_edge(sCLK0) then
         sClkCnt <= sClkCnt+1;
         if sClkCnt > sClkDivisor then
            sClkCnt <= 0;
         elsif sClkCnt = sClkDivisor then
            sClkTmp <= not sClkTmp;
            sClkCnt <= 0;
         end if;
      end if;
   end process clockDivider;
   
   
   
         
   sBnkMux <= sRaBnk when sHRa = '0' else
              sRoBnk;

   HRaEnCtrl: process(sHRa,sRaEnc)
   begin
      if sHRa = '0' and sRaEnc = "00" then
         sHRa0En <= '0';
      else
         sHRa0En <= '1';
      end if;
      
      if sHRa = '0' and sRaEnc = "01" then
         sHRa1En <= '0';
      else
         sHRa1En <= '1';
      end if;
      
      if sHRa = '0' and sRaEnc = "10" then
         sHRa2En <= '0';
      else
         sHRa2En <= '1';
      end if;
      
      if sHRa = '0' and sRaEnc = "11" then
         sHRa3En <= '0';
      else
         sHRa3En <= '1';
      end if;
   end process HRaEnCtrl;
   
   pHRa0En <= sHRa0En;
   pHRa1En <= sHRa1En;
   pHRa2En <= sHRa2En;
   pHRa3En <= sHRa3En;
   
   

   RaBankControl: process(sRST,sBnkSto,sAddrLo(0),sDataBus,sCLK1)
   begin
      if sRST = '0' then
         sRaBnk <= "000000";
      elsif falling_edge(sCLK1) then
         if sBnkSto = '0' and sAddrLo(0) = '0' then
            sRaBnk <= sDataBus(5 downto 0);
            sRaEnc <= sDataBus(7 downto 6);
         end if;
      end if;
   end process RaBankControl;
   
   
   RoBankControl: process(sRST,sBnkSto,sAddrLo(0),sDataBus,sCLK1)
   begin
      if sRST = '0' then
         sRoBnk <= "000000";
      elsif falling_edge(sCLK1) then
         if sBnkSto = '0' and sAddrLo(0) = '1' then
            sRoBnk <= sDataBus(5 downto 0);
         end if;
      end if;
   end process RoBankControl;
   

   AddrCtrl: process(sAddrHi,sRoEn,sHRa,sIO)
   begin
      if sAddrHi = x"00" then
         sZP <= '0';
      else
         sZP <= '1';
      end if;
      
      if sAddrHi >= x"C0" then
         sRoEn <= '0';
      else
         sRoEn <= '1';
      end if;
      
      if sAddrHi >= x"A0" and sAddrHi <= x"BF" then
         sHRa <= '0';
      else
         sHRa <= '1';
      end if;
      
      if sAddrHi = x"9F" then
         sIO <= '0';
      else
         sIO <= '1';
      end if;
      
      if sIO = '1' and sHRa = '1' and sRoEn = '1' then
         sRaEn <= '1';
      else
         sRaEn <= '0';
      end if;
      
   end process AddrCtrl;

   pRaEn <= sRaEn;
   
   
   IOCtrl: process(sIO,sAddrLo,sZP)
   begin
      if sZP = '0' and sAddrLo <= x"01" then
         sBnkSto <= '0';
      else
         sBnkSto <= '1';
      end if;
   
      if sIO = '0' and sAddrLo >= x"00" and sAddrLo <= x"0F" then
         sV0En <= '0';
      else
         sV0En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"10" and sAddrLo <= x"1F" then
         sV1En <= '0';
      else
         sV1En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"20" and sAddrLo <= x"3F" then
         sE0En <= '0';
      else
         sE0En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"40" and sAddrLo <= x"5F" then
         sE1En <= '0';
      else
         sE1En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"60" and sAddrLo <= x"7F" then
         sE2En <= '0';
      else
         sE2En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"80" and sAddrLo <= x"9F" then
         sE3En <= '0';
      else
         sE3En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"A0" and sAddrLo <= x"BF" then
         sE4En <= '0';
      else
         sE4En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"C0" and sAddrLo <= x"DF" then
         sE5En <= '0';
      else
         sE5En <= '1';
      end if;
      
      if sIO = '0' and sAddrLo >= x"E0" and sAddrLo <= x"FF" then
         sE6En <= '0';
      else
         sE6En <= '1';
      end if;
   
   end process IOCtrl;
   
   pV0En <= sV0En;
   pV1En <= sV1En;
   pE0En <= sE0En;
   pE1En <= sE1En;
   pE2En <= sE2En;
   pE3En <= sE3En;
   pE4En <= sE4En;
   pE5En <= sE5En;
   pE6En <= sE6En;
   
end rtl;