`timescale 1ns / 1ps

module vBuffer(
        input clk,
        output wire [18:0] sram_a,
        inout wire [7:0] sram_d,
        output wire sram_wen,
        output wire sram_cen,
        input wire [18:0] syAdr,
        inout wire [7:0] datIO,
        input wire syCs,
        input wire syRw,
        input wire [18:0] vAdr,
        input wire vCs);
       

    assign sram_a = (!syCs) ? syAdr : vAdr;
    assign sram_cen = (!syCs || !vCs) ? 0 : 1;
   assign sram_wen = (!syCs && !syRw) ? 0 : 1;
   assign datIO = (!syCs && !syRw) ? 8'bZZZZZZZZ : sram_d;
   assign sram_d = (!syCs && !syRw) ? datIO : 8'bZZZZZZZZ;
   
   
      /*
   
   module vBuffer(
        input clk,
        input wire vClk,
        input wire sClk,
        output wire [18:0] sram_a,
        inout wire [7:0] sram_d,
        output wire sram_wen,
        output wire sram_cen,
        input wire [18:0] syAdr,
        inout wire [7:0] datIO,
        input wire syCs,
        input wire syRw,
        input wire [18:0] vAdr,
        output reg [7:0] vDat,
        input wire vCs);
   
   
   
   reg vidEvt = 0;
   reg syReadEvt = 0;
   reg syWriteEvt = 0;
   reg vidLastClk = 0;
   reg syLastClk = 0;
   reg vidRead = 0;
   reg syWrite = 0;
   reg syRead = 0;
   
   reg [18:0]_syAdr;
   reg [7:0] _syDatIn;
   reg [7:0] _syDatOut;
   
   assign sram_a = (syWrite || syRead) ? _syAdr : vAdr;
   assign sram_d = (syWrite) ? _syDatIn : 8'bZZZZZZZZ;
   assign sram_cen = (syWrite || syRead || vidRead) ? 0 : 1;
   assign sram_wen = (syWrite) ? 0 : 1;
   assign datIO = (!syCs && syRw) ? _syDatOut : 8'bZZZZZZZZ;

   
   always @(posedge clk) begin
      if (vidRead) begin
          vDat <= sram_d;
          vidRead <= 0;
      end
      else if (syRead) begin
          _syDatOut <= sram_d;
          syRead <= 0;
      end
      else if (syWrite) syWrite <= 0;
         
      if(~vidLastClk && vClk && vidEvt) vidRead <= 1;
      else if (syLastClk && !sClk && syWriteEvt) begin
          syWrite = 1;
          syLastClk <= sClk;
      end
      else if (!syLastClk && sClk && syReadEvt) begin
          syRead = 1;
          syLastClk <= sClk;
      end
      else begin
          syLastClk <= sClk;
      end
   
      vidLastClk <= vClk;
   end
   
   always @(posedge vClk) begin
      if (!vCs) vidEvt <= 1;
      else vidEvt <= 0;
   end
   
   
   always @(sClk) begin
      if (!syCs && syRw && sClk) begin
          _syAdr <= syAdr;
          syWriteEvt <= 0;
          syReadEvt <= 1;
      end
      else if (!syCs && !syRw && !sClk) begin   
          _syAdr <= syAdr;
          _syDatIn <= datIO;
          syReadEvt <= 0;
          syWriteEvt <= 1;
      end
      else begin
          syReadEvt <= 0;
          syWriteEvt <= 0;
      end
   end
*/
endmodule

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 12/28/2021 10:30:59 PM
// Design Name:
// Module Name: displayDriver
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module displayDriver(
    input clk,
    input syClk,
    input vClk,
    input hdmiClk,
    input wire [7:0] clrReg,
    input wire [7:0] vidReg,
    input wire [18:0] syAdr,
    input wire syCs,
    input wire syRw,
    inout wire [7:0] syDat,
    inout wire [7:0] sram_d,
    output wire [18:0] sram_a,
    output wire sram_wen,
    output wire sram_cen,
    output wire [2:0] TMDSp,
    output wire [2:0] TMDSn,
    output wire TMDSp_clock,
    output wire TMDSn_clock
    );
   
    wire [18:0] vAdr;
    assign vAdr = {vPos[8:3],hPos[9:3]};
    reg [11:0] _buffRGB;

    assign sram_a = (!clkDiv[1] && (syRead || syWrite)) ? _syAdr : vAdr;
    assign sram_cen = ( (!clkDiv[1] && (syRead || syWrite)) || (clkDiv[1] && !vCs) ) ? 0 : 1;
    assign sram_wen = (!clkDiv[1] && syWrite) ? 0 : 1;
    assign syDat = (!syCs && !syRw) ? 8'bZZZZZZZZ : _syDatOut;
    assign sram_d = (!clkDiv[1] && syWrite) ? _syDatIn : 8'bZZZZZZZZ;
   
    reg [9:0] hPosBuf,hPos,vPosBuf,vPos;
    reg vAct,vCs,hSync,vSync;
    reg lastSyEvtW,lastSyEvtR,syRead,syWrite;
    reg [7:0] _vDat,_syDatOut;
    reg [1:0] clkDiv;
    always @(posedge clk) begin
        clkDiv = clkDiv+1;
        if (clkDiv == 2'b10) begin
            hSync <= (hPosBuf > 655 && hPosBuf < 752) ? 0 : 1;
            vSync <= (vPosBuf > 490 && vPosBuf < 493) ? 0 : 1;
            vAct <= (hPosBuf<640) && (vPosBuf<480);
            _rgb <= _txtRGB;
            if (hPos == 799) begin
                hPos = 0;
                vPos = (vPos==524) ? 0 : vPos+1;
            end
            else hPos = hPos+1;
            vCs = (hPos<640 && vPos<480) ? 0 : 1;
        end
        else if (clkDiv == 2'b00) begin
            if (!lastSyEvtR && syEvtR) syRead <= 1;
            else syRead <= 0;
            if (!lastSyEvtW && syEvtW) syWrite <= 1;
            else syWrite <= 0;
            lastSyEvtW <= syEvtW;
            lastSyEvtR <= syEvtR;
        end
    end
   
    always @(negedge clk) begin
        if (clkDiv == 2'b11) begin
            hPosBuf <= hPos;
            vPosBuf <= vPos;
            _vDat <= sram_d;
        end
        else if (clkDiv == 2'b01 && syRead) _syDatOut <= sram_d;
    end
   
   
   
    reg [18:0] _syAdr;
    reg [7:0] _syDatIn;
    reg syEvtW,syEvtR;
   
    always @(posedge syClk) begin
        if (!syCs) begin
            _syAdr <= syAdr;
            if (syRw) syEvtR <= 1;
            else syEvtR <= 0;
        end
        else syEvtR <= 0;
    end
   
    always @(negedge syClk) begin
        if (!syRw && !syCs) begin
            _syDatIn <= syDat;
            syEvtW <= 1;
        end
        else syEvtW <= 0;
    end



    ///////////////////////////////////////////Text Mode///////////////////////////////////////////   
   
    wire [11:0] _txtRGB;
    textMode tm (
        .vClk(clkDiv[1]),
        .fontColors(clrReg),
        .char(_vDat),
        .row(hPos[2:0]),
        .col(vPos[2:0]),
        .pxOut(_txtRGB)
    );
   
    /////////////////////////////////////////Color Palette///////////////////////////////////////////
    wire [11:0] _bmRGB;
    colorPalette cp(
        _vDat,
        _bmRGB);
       
    ////////////////////////////////////HDMI Encoder////////////////////////////////////////////////   
    reg [11:0] _rgb;
    hdmiEncoder enc( 
        .vClk(vClk),
        .hdClk(hdmiClk),
        .vSync(vSync),
        .hSync(hSync),
        .vAct(vAct),
        .rgb(_rgb),
        .TMDSp(TMDSp),
        .TMDSn(TMDSn),
        .TMDSp_Clk(TMDSp_clock),
        .TMDSn_Clk(TMDSn_clock));
   
endmodule